一、EDA在数字集成电路设计中的应用（论文文献综述）
李盼盼[1]（2022）在《聚力赋能，融合创新——中国集成电路设计业2021年会暨无锡集成电路产业创新发展高峰论坛成功召开》文中进行了进一步梳理2021年12月22-23日,由中国半导体行业协会集成电路设计分会、"核高基"国家科技重大专项总体专家组、中国集成电路设计创新联盟共同主办的"中国集成电路设计业2021年会暨无锡集成电路产业创新发展高峰论坛（ICCAD 2021）"在无锡太湖国际博览中心成功召开。国家相关部委和地方领导、国内外有关专家、各地方基地和行业协会代表、国内外集成电路设计企业及IP服务厂商、电子设计自动化工具（EDA）厂商、代工（Foundry）厂商、封装测试厂商、系统厂商、风险投资公司、集成电路产业园区和有关媒体代表等近900家公司3200余人出席了会议。
陈飞翔[2]（2021）在《抗辐照标准单元库的电路设计与应用》文中研究说明社会在日新月异地朝着现代化、信息化的方向发展,航天航空技术也在蓬勃地发展着。航空器的工作需要不同的电子设备支撑,集成电路在当中起着举足轻重的作用。工作在外太空的航天芯片需要具备一定的抗辐照能力,目前常用的基于普通商用工艺的标准单元库只有基本的逻辑功能,缺乏抗辐照性能。因此,本文对抗辐照标准单元库的设计进行研究,并基于抗辐照标准单元库进行电路的设计与验证。航天芯片是工作在充满辐射的外太空环境中的,本文对空间辐射环境进行了介绍。当集成电路受到各种各样的粒子辐射时,会产生诸如总剂量和单粒子之类的辐射效应,本文对这些辐射效应进行了介绍。为了使芯片具有抗辐照的能力,在芯片设计过程中,需要加入抗辐照措施。标准单元的类型主要包括组合门单元和触发器。本文参考了大量的论文,在抗辐照措施中,对组合逻辑中应用了加固网络的方法,而触发器采用大电容的设计方法。此外,在版图设计上,本文采用了环栅和保护环结构,分别预防总剂量和单粒子闩锁效应。抗辐照标准单元的设计需要使用全定制设计的方法。本文介绍了全定制电路设计模式和半定制电路设计模式的流程,同时介绍标准单元库中用于逻辑综合的时序库和物理设计专用的物理库,EDA工具可以基于这两个文件完成半定制电路的设计。本文基于全定制的方法,使用Cadence公司的IC617套件,完成了一小套初具规模的抗辐照标准单元。接着,本文基于Cadence公司的SLC和Abstract软件,对各有千秋的单元进行特征化并将特征化后的文件整合在一起。设计软件能够辨识抗辐照标准单元才说明库单元可用,而综合软件是最早要调用单元库的。本文首先研究了逻辑综合的原理,设计了一款1101序列检测器,并用Design Compiler实现了该电路,得到了使用抗辐照标准单元库搭建的门级网表,证实了本文设计的单元库可应用于综合软件。在逻辑综合之后,本文操纵Formality软件实现了形式验证的流程,然后用Innovus软件完成了自动布局布线操作。最终证明,常用的中后端软件都可调用本文设计的抗辐照标准单元库。
刘毅[3]（2021）在《应用于超大规模电路可靠性签核的功耗仿真方法研究》文中研究表明随着5G、AI、物联网等新兴技术的发展,对芯片设计的功耗、可靠性有着更高的要求;同时,由于集成电路工艺制程走向纳米级,芯片的可靠性面临严峻的考验,这就要求对芯片设计进行精确的可靠性签核。芯片可靠性签核需要考虑芯片的功耗、电源完整性、热影响等许多因素。其中,功耗仿真是极其关键的环节:一方面芯片功耗是可靠性签核中的关键指标,另一方面电源完整性仿真和热仿真都依赖于功耗仿真的结果,功耗仿真的准确性直接影响着可靠性签核结果的准确性。但是,目前在功耗仿真领域仍然没有标准的解决方案,在实际应用中,我们发现现有的解决方案存在策略不匹配、结果不统一的现象。此外,由于国内半导体行业正面临着国外的技术封锁,产业界急需具有自主知识产权的EDA解决方案。在此背景下,本文综合分析现有的功耗仿真解决方案,结合实际产业需求,提出一种应用于超大规模电路可靠性签核的功耗仿真方法,本文的主要内容如下:（1）根据对主流功耗仿真解决方案静态分析模式的研究,本文设计了一种针对门级物理设计稳态功耗的静态仿真方法。考虑应用场景、门级设计的信号路径特点和纳米级工艺库特征,提出一种基于全局翻转率和静态概率的路径驱动型传播方法和基于翻转率、静态概率的门级功耗计算方法。该方法可根据电路路径关系、单元逻辑功能,将全局活动信息传播至电路的每个基本单元,并基于基本单元的活动信息准确计算出电路的稳态功耗。最后,基于该方法设计了软件架构流程,完成代码开发,并对3个不同工艺下的芯片设计进行仿真,与主流解决方案的偏差最小仅为-0.82%。（2）根据对主流功耗仿真解决方案的动态分析模式的研究,本文设计一种针对门级物理设计瞬态功耗的动态仿真方法。首先,为实现对非零延迟仿真波形的能量计算,提出一种非零延迟事件驱动的门级功耗计算方法。然后,考虑到动态电源完整性仿真需要门单元翻转过程中功耗的瞬态变化过程,本文为此提出一种基于静态时序信息的开关电流模型。该模型利用门级时序数据对单元瞬态功耗进行建模,实现对瞬态功耗的线性近似。最后,完成相应的代码开发,通过仿真测试对比,本文的总功耗偏差为-6.55%,瞬态功耗波形和晶体管级仿真结果接近,仿真效率提升284.58倍。
张跃军,赵志伟,栾志存,张会红[4]（2021）在《EDA技术在数字集成电路后端实验教学改革中应用》文中进行了进一步梳理集成电路技术的飞速发展,对数字集成电路后端课程的教学方法和手段提出新的要求。为适应这种要求,提出将现代电子设计自动化（EDA）技术纳入教学实践全过程的新思路。基于数字集成电路的理论和方法,针对集成电路后端设计及其工程实践课程前期教学存在的不足,通过引入EDA技术的方式对改善课程和实验教学效果进行探讨。近几年的教学实践表明,应用EDA技术对数字集成电路后端实验课程教学进行改革,对激发学生的学习兴趣起到积极作用,同时还可加深学生对基本概念的理解和提高学生集成电路设计的动手能力。
张文东[5]（2020）在《一种基于IP参数表的数字SoC的PPA快速预评估方法》文中提出随着数字SoC设计技术的发展,半导体制造技术的进步,芯片设计者已不再将芯片工作速度作为唯一关注的设计目标,而是追求芯片的性能、功耗和面积（Performance Power and Area,PPA）之间的平衡。同时,激烈的市场竞争以及芯片设计规模和设计成本的增加,使得设计者对于设计速度和设计周期有了更严苛的需求。本文针对数字SoC设计中现存的设计速度与PPA平衡、优化的问题,借鉴于IP重用技术,提出了一种基于IP参数表的数字SoC的PPA快速预评估方法。首先针对无PPA参数表的软IP在逻辑综合阶段设计了 IP参数表的提取流程,其次分析了数字SoC内部IP的联接关系,包括IP核的串联与并联,并针对这些联接关系给出了对应的评估公式,在此基础上,设计了 PPA的预评估流程。在数字SoC设计的起始阶段,设计者就可以分析设计中IP的种类、数量和互联关系,然后查询IP的PPA参数表估算出整体设计的速度、面积和功耗。为验证本文评估方法的可靠性,设计并实现了同构双核MCU,并通过仿真的方式对其进行了功能验证。最后以MCU为数字SoC设计实例,以MCU中各功能模块为基础的IP,在UMC180nm工艺下对其进行了 PPA预评估,得到了设计的周期-面积曲线和周期-功耗曲线。与现有的数字SoC的PPA评估方法相比,本文的评估方法兼具预评估、快速评估和精准评估的特点。以双核MCU为例,可将评估速度提高24倍以上,且估算出的PPA的平均误差均在5%以内。参考设计的预评估结果,设计者可以合理、快速、高效的制定综合策略、进行设计的PPA平衡以及调整和优化设计,从而达到减少设计的迭代次数、缩短数字SoC的设计周期、降低开发成本的目的。
李佳[6]（2020）在《基于扫描链和ATPG的低功耗可测性设计的研究与实现》文中指出伴随着半导体工艺制造水平的不断进步,电路复杂度、单位面积管子个数和工作频率的不断提高,电路正常工作时的功耗问题不再是集成电路功耗研究领域的唯一重要关注重点,测试时的功耗也逐渐成为必须考虑的问题。由于在电路测试过程中,通常会同时激活大部分逻辑,集成电路在测试时的功耗,特别是峰值功耗,会比正常工作时大得多,这将为电路稳定性、可靠性、测试质量和制造成本等方面带来许多问题。因此,在集成电路的设计和制造阶段如何实现低功耗测试日益重要。在集成电路测试过程中,扫描路径测试结构能够显着提高电路节点的可控性和可测性,被广泛应用。针对上述情况,论文首先对扫描测试过程中的各类功耗、扫描单元（Scan Cell）、扫描链（Scan Chain）、自动测试向量生成（ATPG）过程和测试向量等内容进行了研究。然后,从扫描链和ATPG角度,主要考虑峰值功耗,提出了针对扫描移位过程和扫描捕获过程的低功耗优化方案。最后,使用一种IP核,创建相应扫描链和EDT电路等,在完成基于Primetime PX的功耗仿真环境搭建以后,实现优化方案,分析仿真数据,得到了一定结果。主要的工作和创新之处如下:（1）对于扫描移位过程中,扫描单元和电路功能逻辑中的大量节点会发生翻转,并且持续时间较长,易导致移位功耗占总测试功耗相当大的比例的问题,论文提出了针对扫描移位过程的低功耗优化方案。在实际测试的过程中,需要首先对插入的扫描链结构本身进行测试。一般情况下,当一个IP核被分为多个模块时,插入的扫描链会贯穿并连通所有模块,因而测试过程会产生较大的测试功耗。论文通过给每个模块增加移位时钟控制模块的方案,分块测试,在解决电路结构变化带来的仿真不匹配问题以后,峰值功耗取得约21.74%的优化,平均功耗也有所降低。在针对功能电路的测试过程中,为降低移位过程中同时翻转的电路单元数目,论文提出了错峰测试和在EDT电路中增加低功耗逻辑对测试向量进行优化的方案。通过错峰测试,同时翻转的电路单元被区分开,峰值功耗最大时优化了15.60%。通过低功耗逻辑给无关位指定固定数值,优化测试向量,峰值功耗最高达到17.88%的优化。（2）当集成电路规模较大时,捕获过程也会产生较大的测试功耗。论文提出一种对IP核内部模块中不同电路的测试响应分时捕获的方案。针对捕获时钟的不同来源,通过配置不同的测试向量生成环境,调整捕获时刻,捕获过程的峰值功耗达到了最高12.20%的优化。对于单个时钟控制电路的测试响应捕获过程,论文提出了借助EDT电路进行测试向量控制与筛选的方案。通过借助门控时钟单元产生测试向量和借助EDA工具进行测试向量筛选,捕获过程中的峰值功耗最高可优化79.13%。此时的优化效果与电路结构密切相关。（3）对比优化前后的功耗数据,并结合测试向量的数量、测试覆盖率、信号翻转率、扫描结构和IP核电路结构,论文对每种方案的优劣进行了讨论。论文提出的优化方案均具备较好的实用性和可拓展性,能够对集成电路测试过程中扫描移位和捕获时的功耗,特别是峰值功耗,在一定程度上有所优化。
张黛梦[7]（2020）在《建立基于0.13μm工艺线的抗辐照标准单元库的技术研究》文中研究说明近些年,集成电路在各个领域发展迅猛,对芯片性能和可靠性的要求逐渐提高,尤其是航空航天领域,由于使用场景的复杂性,航天芯片对可靠性有着严格的要求。目前工艺厂商提供的标准单元库通常是具有基本逻辑功能,采用的电路结构也是最经典的常用结构,无法达到航天芯片对可靠性上的要求。因此,本文基于0.13μm商用工艺,对抗辐照标准单元库的建立流程进行了探究。标准单元的电路设计和版图设计都需要依据特定的工艺,遵循相应的设计原则。本文说明了单元电路设计时,晶体管尺寸的确定和复杂门单元的优化方法。在版图设计时,规定了单元高度需要本着统一的原则;为了避免金属电迁移效应,电源/地线的宽度也需要根据工艺厂商提供的参数进行设计;PIN脚在版图中的位置决定了后续布局布线工作的复杂程度,需要把PIN脚放到合理的位置;为了使版图密度更大,面积利用率更高,对版图中晶体管的布局算法也做了详细地阐述。本文对比了常见的冗余加固思想,提出了一种新的组合逻辑单元加固方法,并在Cadence平台利用双指数电流源模型模拟单粒子效应进行了仿真。在单元设计时重点阐述了D触发器的加固方法,采用了防双节点翻转的加固策略,在Cadence平台进行了setup时间和单粒子效应模拟仿真。同时与普通D触发器在晶体管数量、版图面积和建立时间三个方面进行了对比。本文利用Encounter Library Characterizer工具进行时序表征,利用Abstract提取版图物理信息。详细介绍了标准单元的表征过程和提取文件的内容和格式,同时对提取的文件进行整合,形成最终的标准单元库的库时序文件（.lib）和抽象视图文件（.lef）。为了确保本文的抗辐照库能够被主流EDA工具应用,以四位计数器和3-8译码器作简单的例子,用Design Compiler工具进行了逻辑综合,INNOVUS工具进行了布局布线。从而初步证明了本文的抗辐照标准单元库可以被主流EDA工具识别调用。
周旭[8]（2020）在《基于UPF的低功耗设计与研究》文中研究表明近年来,随着集成电路行业飞速发展,半导体工艺不断进步,晶体管的工艺尺寸不断缩小,芯片的面积不断缩小,集成度不断提高,性能不断提升,系统的工作频率越来越高,这导致了芯片的功耗越来越大。功耗的增大不仅使消费类电子设备的续航能力变差,而且会导致芯片局部功率密度越来越大,高速工作的芯片局部温度升高,芯片的散热和封装成本提升,更引起了芯片的失效时间缩短、速度变慢、漏电增大等问题。因此,功耗带来的设计挑战越来越大,低功耗设计已成为芯片设计中重要的环节。本论文研究了数字电路功耗的来源,分析了动态功耗和静态功耗的组成及其影响因素,进一步分析了各种低功耗设计方法。接着在对传统低功耗设计方法研究的基础上,论文研究了基于统一电源格式（UPF,Unified Power Format）的低功耗设计方法,介绍并分析了 UPF的概念和设计流程,研究了 UPF中各种低功耗单元的设计规则以及UPF中电源管理模块（PMU,Power Management Unit）的设计方法。最后,将基于UPF的低功耗设计方法与流程应用到AMOLED驱动芯片设计中,用到了多电压域、门控时钟、门控电源、多阈值电压等低功耗设计方法。该芯片基于UMC 40nm CMOS工艺,目标工作频率100MHz,总功耗最大不超过60mW,面积不超过260万平方微米。首先,在RTL（Register Transfer Level）设计阶段,根据芯片在不同显示模式下采用不同的时钟管理策略来降低功耗。此外,根据各个图像处理算法的工作状态手动地插入门控时钟单元来降低动态功耗。其次,规划并设计了芯片的UPF低功耗架构,根据不同的显示模式将系统划分成不同的电压域,采用了 UPF描述实现了 AMOLED驱动芯片的低功耗架构。接着对电源管理模块（PMU）进行了研究与设计,用来实现不同显示模式下电源状态的切换以及特殊低功耗标准单元的时序控制,并且用Synopsys公司的MVSIM-native和VCS工具对RTL设计与UPF设计进行联合低功耗仿真验证,在前端设计就保证UPF低功耗意图与电源管理模块设计的正确性。接下来用Design Compiler工具进行了基于UPF的低功耗逻辑综合,综合阶段采用多阈值电压设计方法来降低静态功耗,生成了包含特殊低功耗标准单元的网表,对网表进行了多电压规则查检,用Prime Time工具进行了静态时序分析,分析结果满足目标工作频率。最后用PTPX（Prime Time PX）工具对功耗结果进行了分析,本论文基于UPF的AMOLED低功耗设计在正常显示模式下总功耗为47.8mW,AOD（Always-on Display）显示模式下总功耗为23.2mW,sleep in休眠模式下总功耗为0.1369mW;而传统AMOLED设计在正常显示模式下总功耗为63.4mW,AOD（Always-on Display）显示模式下总功耗为30.7mW,sleep in休眠模式下总功耗为0.4019mW。两者相比,基于UPF的低功耗设计在三种模式下的功耗分别降低了 24.61%,24.43%,65.94%。此外还分析了基于UPF的低功耗设计对电路的时序、面积带来的影响。研究结果表明本论文基于UPF的低功耗设计方法满足该AMOLED驱动芯片设计的目标功耗、时序、面积等要求。
谭盾[9]（2020）在《基于ARM Cortex-M0核的MCU设计及应用》文中提出随着集成电路产业的飞速发展以及人民物质生活需求的提高,可穿戴设备、自动驾驶汽车等高新技术产品走进我们的生活,这都得益于微控制器的发展和应用。微控制器作为这些电子系统最核心的元器件,得到了国内外许多集成电路公司的关注。本文对微控制器的工作原理、实现方法进行了深入地研究,然后基于180nm工艺设计了一款微控制器芯片,该微控制器最终将应用于一款雷达SOC中。目前集成电路设计涉及的领域众多,特别是数字集成电路设计,从前端代码设计到逻辑综合再到物理设计,需要的时间精力极其庞大,所以本文采用了基于IP核的方式进行微控制器前端设计,并且利用一些先进的EDA工具进行微控制器的逻辑综合以及物理设计。本文首先对微控制器整体架构进行介绍,包括微控制器顶层架构和ARM指令集架构的一些基本概念。其次采用自顶向下的设计思想,利用Verilog硬件描述语言对微控制器的总线系统、处理器核系统以及外围设备系统进行了逻辑功能的设计。然后对数字集成电路逻辑综合的基本原理和实现方法进行了详细的阐述,重点介绍了设计环境和设计约束的基本概念和设置方法。同时借助综合工具对设计的微控制器进行逻辑综合,得到了后续物理设计所需要的网表文件和设计约束文件。最后介绍了数字集成电路物理设计的基本流程和设计方法,其中包括微控制器芯片整体的布局和电源网络规划,时钟树综合的基本原理和分析方法,布线的分类及其各自的作用,验证的目的及其实现手段。并且借助一些布局布线和验证工具对本次设计的微控制器进行了最后的物理设计,最终进行流片。
王凯龙[10]（2019）在《基于通用DMAC IP的功耗分析及优化》文中提出DMAC（Direct Memory Access Controller）是数字电路系统中的一个重要模块。它的主要功能是在不需要处理器参与的情况下实现储存器和外设之间的数据搬移。这使得其它设备减少了对处理器和总线的过度占用,提升了系统效率。随着超大规模集成电路的发展,基于IP（Intellectual Property）的设计方法极大的提高了集成电路的设计效率,缩短了项目周期,已经成为芯片设计开发的主流方法。DMAC作为输入输出系统中的重要组成部分,通常会以IP的形式被集成到各种SoC（System-on-Chip,SoC）系统中。当前对于DMAC IP的研究主要集中在高性能、易复用这两个方面。但是随着移动设备的飞速发展,功耗问题日益突显,低功耗也已经成为一款成熟的DMAC IP的重要考量标准之一。本文研究的核心内容是基于一款通用的DMAC IP,结合动态频率调节（Dynamic Frequency Scaling）技术和门控时钟（Clock Gating）技术制定了一种环境敏感型的时钟自动调控（Context Sensitive Automatically Clock Regulate,CSACR）的功耗优化方案来对其进行耗优分析及优化,以达到降低功耗的目的。首先对CMOS集成电路的功耗分析及优化进行研究,主要分析研究了CMOS集成电路的功耗来源以及不同抽象层次上功耗的优化方法;然后对DMA控制器的原理及电路结构进行分析,主要介绍了DMA传输的原理以及发展,对所要优化的DMAC IP的硬件电路结构进行了深入的研究介绍;接着,针对所要优化的DMAC IP,提出了功耗优化方案,并且根据功耗优化方案完成了低功耗设计;最后,对DMAC IP进行功耗仿真和实际芯片功耗测试,并且对结果进行分析,验证优化效果,最终确认该DMAC IP在空闲状态下可节省功耗达88%以上。CSACR功耗优化方案作为本文的创新点,其主要原理是通过监测电路内部的关键信号来判断电路所处的工作状态,再根据电路所处的工作状态来对电路时钟进行调节以达到节省功耗的目的。其优点主要在于可以根据电路的工作状态动态的进行时钟调节,功耗优化效果明显且对电路性能影响较小。本论文的研究成果已经在英特尔某款基带芯片上得到了成功的应用,使得该芯片上DMAC模块的功耗有明显的降低。
二、EDA在数字集成电路设计中的应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、EDA在数字集成电路设计中的应用（论文提纲范文）
（1）聚力赋能，融合创新——中国集成电路设计业2021年会暨无锡集成电路产业创新发展高峰论坛成功召开（论文提纲范文）
| 高亚光：风雨11年，无锡将补齐新的科技金融短板 |
| 魏少军：保持冷静的头脑，回归IC产业本源，方能行稳致远 |
| 围绕EDA上云、AI、3D IC、国产GPU生态，多位行业大咖共话产业未来 |
| 1.新思科技：以系统摩尔（SysMoore）探索数字寰宇 |
| 2.西门子EDA频繁收购背后：加强工具本身的深度和宽度 |
| 3.Cadence：拥有完整统一的一体化3D IC设计平台 |
| 4.国微思尔芯：AI与机器学习助力系统级验证 |
| 5.鸿芯微纳：由点及面，国内EDA公司的技术整合或可行 |
| 6.芯华章：专注数字验证，创造更大的用户价值 |
| 7.芯动科技：单点突破，从高性能IP到芯片定制，从渲染切入GPU赛道 |
| 8.锐成芯微：沉淀10年建立IP生态，差异化产品赋能应用寰宇 |
| 9.芯耀辉:专注打造精品IP，以匠心成就客户 |
| 10.沐曦：找准市场缺口，先做兼容再做生态 |
| 11.芯原股份：Chiplet的新机遇 |
| 12.摩尔精英：打造一站式芯片设计和供应链平台，助力芯片公司实现降本增效 |
| 13.南京ICisC：做好集成电路企业公共技术服务 |
| 14.台积电：3nm工艺将在2022年如期推出 |
| ICCAD 2021年度企业家颁奖，2022年会将在广州举办 |
| 小结 |
（2）抗辐照标准单元库的电路设计与应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 主要研究内容与结构安排 |
| 第二章 抗辐照加固电路设计 |
| 2.1 空间辐射环境介绍 |
| 2.2 空间辐射效应介绍 |
| 2.2.1 总剂量效应 |
| 2.2.2 单粒子效应 |
| 2.3 组合逻辑抗辐照加固电路设计 |
| 2.4 时序逻辑抗辐照加固电路设计 |
| 2.5 版图设计加固 |
| 2.6 本章小结 |
| 第三章 抗辐照标准单元库设计 |
| 3.1 数字集成电路设计模式 |
| 3.1.1 全定制数字集成电路设计流程 |
| 3.1.2 半定制集成电路设计流程 |
| 3.2 标准单元库介绍 |
| 3.2.1 时序库文件介绍 |
| 3.2.2 物理库文件介绍 |
| 3.3 抗辐照标准单元库设计流程 |
| 3.3.1 抗辐照标准单元的电路设计与仿真 |
| 3.3.2 抗辐照标准单元特征化 |
| 3.4 本章小结 |
| 第四章 抗辐照标准单元库的应用与验证 |
| 4.1 基于逻辑综合的应用 |
| 4.1.1 逻辑综合的原理与流程 |
| 4.1.2 逻辑综合的验证 |
| 4.2 形式验证 |
| 4.3 自动布局布线验证 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 研究总结 |
| 5.2 研究展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）应用于超大规模电路可靠性签核的功耗仿真方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 芯片可靠性签核软件现状 |
| 1.2.1 芯片可靠性签核软件的基本工作流程和组成模块 |
| 1.2.2 功耗仿真方法的研究意义 |
| 1.3 解决的挑战和难点 |
| 1.4 论文主要内容和结构 |
| 第2章 主流门级功耗仿真技术 |
| 2.1 门级功耗估计基础原理 |
| 2.1.1 CMOS电路功耗基本内容 |
| 2.1.2 门级电路功耗估计 |
| 2.2 Redhawk功耗仿真工具基本工作原理 |
| 2.2.1 基于翻转率的功耗仿真模式 |
| 2.2.2 基于VCD的功耗仿真模式 |
| 2.2.3 Apache Power Library基本内容 |
| 2.3 Prime Power基本工作原理 |
| 2.3.1 平均功耗分析模式 |
| 2.3.2 基于时间的功耗分析模式 |
| 2.4 本章小结 |
| 第3章 针对门级物理设计稳态功耗的静态仿真方法 |
| 3.1 基于全局翻转率和静态概率的路径驱动型传播方法 |
| 3.1.1 全局翻转率和全局静态概率 |
| 3.1.2 基于翻转率和静态概率的门级SDPD传播模型 |
| 3.1.3 路径驱动的传播方法 |
| 3.2 基于翻转率和静态概率计算稳态功耗 |
| 3.2.1 泄漏功耗计算 |
| 3.2.2 内部功耗计算 |
| 3.2.3 开关功耗计算 |
| 3.3 静态仿真架构实现 |
| 3.3.1 门级物理设计功耗仿真输入数据解析 |
| 3.3.2 静态仿真流程架构设计 |
| 3.4 实验结果与分析 |
| 3.4.1 仿真准确度对比和分析 |
| 3.4.2 仿真效率对比和分析 |
| 3.4.3 实验总结 |
| 3.5 本章小结 |
| 第4章 针对门级物理设计瞬态功耗的动态仿真方法 |
| 4.1 非零延迟事件驱动的门级功耗计算方法 |
| 4.1.1 非零延迟事件 |
| 4.1.2 泄漏功耗计算 |
| 4.1.3 内部功耗计算 |
| 4.1.4 开关功耗计算 |
| 4.1.5 glitch功耗计算 |
| 4.2 基于静态时序信息的开关电流模型 |
| 4.2.1 门单元的静态时序信息 |
| 4.2.2 逻辑单元电源端瞬态电流的线性近似 |
| 4.2.3 开关电流模型建模方式 |
| 4.2.4 开关电流模型库的建立 |
| 4.3 动态仿真架构实现 |
| 4.3.1 动态仿真输入数据解析 |
| 4.3.2 动态仿真流程架构设计 |
| 4.4 实验结果与分析 |
| 4.4.1 平均功耗仿真结果对比与分析 |
| 4.4.2 瞬态功耗拟合结果对比 |
| 4.4.3 实验总结 |
| 4.5 本章小结 |
| 第5章 总结展望 |
| 5.1 论文总结 |
| 5.2 论文展望 |
| 参考文献 |
| 作者简历 |
（4）EDA技术在数字集成电路后端实验教学改革中应用（论文提纲范文）
| 0 引 言 |
| 1 集成电路后端设计及其工程实践课程现状 |
| 1.1 课程实践环节薄弱 |
| 1.2 教辅用书可选择性小 |
| 1.3 EDA软件选择困难 |
| 1.4 人才培养难度大 |
| 2 教学改革内容及进度安排 |
| 2.1 课堂教学的课前组织形式 |
| 2.2 课堂教学的课内组织形式 |
| 2.3 课堂教学的实验组织形式 |
| 2.4 课外评价与知识巩固总结 |
| 3 流程举例 |
| 3.1 标准库设置 |
| 3.2 整体布局 |
| 3.3 时钟树综合 |
| 3.4 整体布线 |
| 3.5 布局对线路图与设计规则检查(LVS&DRC) |
| 4 结 语 |
（5）一种基于IP参数表的数字SoC的PPA快速预评估方法（论文提纲范文）
| 摘要 |
| 英文摘要 |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 EDA |
| 1.2.2 IP评测与数字SoC预评估 |
| 1.3 研究内容与章节安排 |
| 1.3.1 研究内容 |
| 1.3.2 章节安排 |
| 2 PPA预评估理论基础 |
| 2.1 逻辑综合简介 |
| 2.2 IP核分类与简介 |
| 2.2.1 软核 |
| 2.2.2 硬核 |
| 2.2.3 固核 |
| 2.3 数字SoC预评估内容 |
| 2.3.1 电路时序分析 |
| 2.3.2 芯片面积分析 |
| 2.3.3 CMOS电路功耗分析 |
| 2.4 本章小结 |
| 3 数字SoC的 PPA快速预评估方法 |
| 3.1 IP参数表的提取 |
| 3.1.1 DC综合参数确定 |
| 3.1.2 IP参数表提取流程 |
| 3.2 IP互联 |
| 3.2.1 IP核串联 |
| 3.2.2 IP核并联 |
| 3.3 预评估流程 |
| 3.4 预评估方法的初步验证 |
| 3.5 本章小结 |
| 4 双核MCU结构设计及功能验证 |
| 4.1 系统结构设计 |
| 4.2 五级流水处理器结构设计 |
| 4.3 AXI模块结构设计 |
| 4.4 UART模块结构设计 |
| 4.5 SPI模块结构设计 |
| 4.6 EIC模块结构设计 |
| 4.7 MCU功能验证 |
| 4.8 本章小结 |
| 5 以MCU为设计实例的预评估方法验证 |
| 5.1 MCU的 PPA预评估 |
| 5.2 结果分析 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
（6）基于扫描链和ATPG的低功耗可测性设计的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 测试功耗的研究现状 |
| 1.3 论文主要目标与研究任务 |
| 1.4 论文的内容安排 |
| 第二章 CMOS电路及测试功耗分析 |
| 2.1 CMOS电路功耗 |
| 2.1.1 静态功耗 |
| 2.1.2 动态功耗 |
| 2.2 集成电路测试功耗 |
| 2.2.1 平均功耗 |
| 2.2.2 峰值功耗 |
| 2.2.3 扫描测试功耗 |
| 2.3 本章小结 |
| 第三章 扫描测试与自动测试向量生成 |
| 3.1 扫描测试 |
| 3.1.1 扫描单元 |
| 3.1.2 扫描链与扫描测试 |
| 3.2 测试向量与自动测试向量生成 |
| 3.2.1 测试向量 |
| 3.2.2 自动测试向量生成 |
| 3.2.3 嵌入式确定性测试 |
| 3.3 可测性设计的评价 |
| 3.4 可测性设计中的EDA工具 |
| 3.5 本章小结 |
| 第四章 集成电路测试功耗的优化方案 |
| 4.1 基于扫描移位的功耗优化 |
| 4.1.1 分块测试方案 |
| 4.1.2 调整移位时钟相位方案 |
| 4.1.3 压缩逻辑与移位低功耗方案 |
| 4.2 基于捕获过程的功耗优化 |
| 4.2.1 分时测试方案 |
| 4.2.2 压缩逻辑与捕获低功耗方案 |
| 4.3 本章小结 |
| 第五章 测试功耗优化的实现与数据分析 |
| 5.1 优化场景 |
| 5.2 功耗分析 |
| 5.2.1 功耗分析工具 |
| 5.2.2 功耗分析流程 |
| 5.3 基于扫描移位的优化实现与分析 |
| 5.3.1 分块测试 |
| 5.3.2 调整移位时钟相位 |
| 5.3.3 压缩逻辑与移位低功耗 |
| 5.4 基于捕获过程的优化实现与分析 |
| 5.4.1 分时测试 |
| 5.4.2 压缩逻辑与捕获低功耗 |
| 5.5 实验小结 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 研究总结 |
| 6.2 研究展望 |
| 附录A 功耗分析脚本 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）建立基于0.13μm工艺线的抗辐照标准单元库的技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容和论文结构 |
| 第二章 标准单元库设计基础理论 |
| 2.1 标准单元库组成和设计流程 |
| 2.2 电路图库设计原则 |
| 2.2.1 P/N晶体管尺寸确定 |
| 2.2.2 CMOS电路优化方法 |
| 2.3 版图库设计原则 |
| 2.3.1 标准单元的高度 |
| 2.3.2 电源/地线的宽度 |
| 2.3.3 标准单元PIN脚设计 |
| 2.3.4 晶体管布局设计 |
| 2.4 本章小结 |
| 第三章 抗辐照标准单元库设计 |
| 3.1 电流源模型 |
| 3.2 组合单元加固措施 |
| 3.3 D触发器加固 |
| 3.3.1 电路结构设计及仿真 |
| 3.3.2 版图设计 |
| 3.4 本章小结 |
| 第四章 标准单元库时序表征 |
| 4.1 时序信息文件 |
| 4.1.1 功耗计算模型 |
| 4.1.2 时序计算模型 |
| 4.1.3 PIN脚电容 |
| 4.2 标准单元表征 |
| 4.2.1 输入文件准备 |
| 4.2.2 时序表征流程 |
| 4.3 本章小结 |
| 第五章 标准单元物理信息提取 |
| 5.1 物理信息提取流程 |
| 5.2 LEF文件 |
| 5.3 本章小结 |
| 第六章 标准单元库的验证 |
| 6.1 逻辑综合验证 |
| 6.1.1 库格式转换 |
| 6.1.2 综合基本流程 |
| 6.2 布局布线验证 |
| 6.2.1 布局布线输入文件 |
| 6.2.2 布局布线基本流程 |
| 6.3 本章小结 |
| 第七章 全文工作总结与展望 |
| 7.1 全文工作总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（8）基于UPF的低功耗设计与研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要工作及架构安排 |
| 第二章 低功耗概述 |
| 2.1 动态功耗的来源与分析 |
| 2.1.1 开关功耗 |
| 2.1.2 内部功耗 |
| 2.2 静态功耗的来源与分析 |
| 2.2.1 亚阈值泄露电流 |
| 2.2.2 栅极泄露电流 |
| 2.2.3 PN结反偏电流 |
| 2.3 低功耗设计方法 |
| 2.3.1 降低动态功耗的设计方法 |
| 2.3.2 降低静态功耗的设计方法 |
| 2.4 本章小结 |
| 第三章 基于UPF的低功耗设计 |
| 3.1 UPF概述 |
| 3.2 Synopsys基于UPF的低功耗设计流程 |
| 3.3 UPF中的低功耗标准单元 |
| 3.3.1 电平转换单元 |
| 3.3.2 隔离单元 |
| 3.3.3 电源开关 |
| 3.3.4 保持寄存器 |
| 3.3.5 常开逻辑单元 |
| 3.4 UPF低功耗单元上下电时序控制 |
| 3.5 本章小结 |
| 第四章 UPF低功耗设计在AMOLED驱动芯片上的应用 |
| 4.1 AMOLED驱动芯片的结构与功能 |
| 4.2 AMOLED驱动芯片的RTL设计 |
| 4.2.1 RTL架构设计 |
| 4.2.2 RTL级门控时钟设计 |
| 4.3 AMOLED驱动芯片的UPF设计 |
| 4.3.1 UPF架构设计 |
| 4.3.2 UPF低功耗单元描述 |
| 4.3.3 PMU电源管理模块的RTL设计 |
| 4.4 基于mvsim与vcs的低功耗设计仿真验证 |
| 4.4.1 MVSIM基本介绍 |
| 4.4.2 低功耗仿真验证 |
| 4.5 本章小结 |
| 第五章 基于UPF的逻辑综合与结果分析 |
| 5.1 基于UPF的逻辑综合 |
| 5.1.1 逻辑综合工艺库的设置 |
| 5.1.2 UPF低功耗综合的步骤 |
| 5.2 UPF低功耗综合的功耗分析 |
| 5.2.1 AMOLED传统设计功耗分析 |
| 5.2.2 AMOLED低功耗设计功耗分析 |
| 5.3 UPF低功耗综合的时序与面积分析 |
| 5.3.1 UPF低功耗综合的时序分析 |
| 5.3.2 UPF低功耗综合的面积分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）基于ARM Cortex-M0核的MCU设计及应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 选题的背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 微控制器 |
| 1.2.2 专用集成电路设计 |
| 1.3 论文的主要内容和结构安排 |
| 第二章 微控制器整体架构 |
| 2.1 微控制器顶层设计 |
| 2.1.1 设计功能分析 |
| 2.1.2 微控制器架构 |
| 2.2 ARM架构处理器概述 |
| 2.2.1 ARM架构的基本概念 |
| 2.2.2 指令集设计 |
| 2.3 微控制器总线选择 |
| 2.4 微控制器外围设备 |
| 2.5 本章小结 |
| 第三章 微控制器逻辑设计 |
| 3.1 AHB总线设计 |
| 3.1.1 AHB总线概述 |
| 3.1.2 AHB总线顶层结构设计 |
| 3.1.3 AHB总线子模块设计 |
| 3.1.4 AHB总线仿真 |
| 3.2 Cortex-M0内部结构 |
| 3.3 通用输出接口设计 |
| 3.3.1 通用输出接口的概念 |
| 3.3.2 通用输出接口设计 |
| 3.3.3 通用输出接口仿真 |
| 3.4 UART设计 |
| 3.4.1 UART的基本概念 |
| 3.4.2 UART顶层设计 |
| 3.4.3 UART子模块设计 |
| 3.4.4 UART仿真 |
| 3.5 本章小结 |
| 第四章 逻辑综合 |
| 4.1 逻辑综合概述 |
| 4.1.1 逻辑综合概念 |
| 4.1.2 逻辑综合步骤 |
| 4.2 定义设计环境 |
| 4.2.1 设计环境概念 |
| 4.2.2 设计环境设置 |
| 4.3 设定设计约束 |
| 4.3.1 设计约束概念 |
| 4.3.2 设计约束设置 |
| 4.4 逻辑综合结果 |
| 4.5 本章小结 |
| 第五章 物理设计 |
| 5.1 物理设计概述 |
| 5.1.1 物理设计的基本方法 |
| 5.1.2 物理设计的基本步骤 |
| 5.2 布局规划 |
| 5.2.1 布局规划概述 |
| 5.2.2 微控制器的布局 |
| 5.3 电源网络规划 |
| 5.3.1 电源网络概述 |
| 5.3.2 电源网络设计 |
| 5.3.3 微控制器的电源规划 |
| 5.4 时钟树综合 |
| 5.4.1 时钟信号概述 |
| 5.4.2 时钟树综合基本原理 |
| 5.4.3 微控制器时钟树综合 |
| 5.5 布线 |
| 5.5.1 全局布线 |
| 5.5.2 详细布线 |
| 5.5.3 实验布线 |
| 5.5.4 微控制器布线 |
| 5.6 验证 |
| 5.6.1 LVS |
| 5.6.2 DRC |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（10）基于通用DMAC IP的功耗分析及优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容与组织结构 |
| 第二章CMOS集成电路的功耗分析及优化 |
| 2.1 CMOS集成电路的功耗分析 |
| 2.1.1 动态功耗及其功耗优化的影响因素 |
| 2.1.2 静态功耗及其功耗优化的影响因素 |
| 2.2 CMOS集成电路的功耗优化 |
| 2.2.1 系统级功耗优化技术 |
| 2.2.2 寄存器传输级功耗优化技术 |
| 2.2.3 门级功耗优化技术 |
| 2.3 本章小结 |
| 第三章DMA控制器原理及电路结构分析 |
| 3.1 DMA技术概述 |
| 3.1.1 DMA技术背景 |
| 3.1.2 DMA技术原理 |
| 3.1.3 DMA技术的发展趋势 |
| 3.2 DMAC IP电路结构分析 |
| 3.2.1 总体结构分析 |
| 3.2.2 通道(channel_x_top)模块结构分析 |
| 3.2.3 AXI主接口(dmac_axi_mstif)模块结构分析 |
| 3.2.4 AHB从接口(dmac_ahb_slvif)模块结构分析 |
| 3.3 本章小结 |
| 第四章DMAC IP的功耗优化 |
| 4.1 整体优化方案设计 |
| 4.1.1 环境敏感型时钟自动调控(CSACR)技术分析 |
| 4.1.2 基于CSACR的整体优化方案 |
| 4.2 通道模块的功耗优化 |
| 4.2.1 通道模块功耗优化原理 |
| 4.2.2 通道模块功耗优化的电路设计 |
| 4.3 AXI主接口模块的功耗优化 |
| 4.3.1 AXI主接口模块功耗优化原理 |
| 4.3.2 AXI主接口模块功耗优化的电路设计 |
| 4.4 AHB从接口模块的功耗优化 |
| 4.4.1 AHB从接口模块的功耗优化原理 |
| 4.4.2 AHB从接口模块功耗优化的电路设计 |
| 4.5 DMAC顶层的功耗优化 |
| 4.5.1 DMAC顶层功耗优化原理 |
| 4.5.2 DMAC顶层功耗优化的电路设计 |
| 4.6 本章小结 |
| 第五章DMAC IP功耗优化结果分析 |
| 5.1 RTL级功耗仿真结果分析 |
| 5.1.1 RTL级优化前功耗仿真结果 |
| 5.1.2 RTL级优化后功耗仿真结果分析 |
| 5.1.3 RTL级优化前后功耗仿真结果对比分析 |
| 5.2 门级功耗仿真结果分析 |
| 5.2.1 门级优化前功耗仿真结果 |
| 5.2.2 门级优化后功耗仿真结果 |
| 5.2.3 门级优化前后功耗仿真结果及面积对比分析 |
| 5.3 实际芯片功耗测试结果分析 |
| 5.3.1 芯片功耗测试介绍 |
| 5.3.2 实际芯片功耗测试结果分析 |
| 5.4 本章小结 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
四、EDA在数字集成电路设计中的应用（论文参考文献）
- [1]聚力赋能，融合创新——中国集成电路设计业2021年会暨无锡集成电路产业创新发展高峰论坛成功召开[J]. 李盼盼. 中国集成电路, 2022(Z1)
- [2]抗辐照标准单元库的电路设计与应用[D]. 陈飞翔. 电子科技大学, 2021(01)
- [3]应用于超大规模电路可靠性签核的功耗仿真方法研究[D]. 刘毅. 浙江大学, 2021(01)
- [4]EDA技术在数字集成电路后端实验教学改革中应用[J]. 张跃军,赵志伟,栾志存,张会红. 实验室研究与探索, 2021(02)
- [5]一种基于IP参数表的数字SoC的PPA快速预评估方法[D]. 张文东. 西安理工大学, 2020(01)
- [6]基于扫描链和ATPG的低功耗可测性设计的研究与实现[D]. 李佳. 西安电子科技大学, 2020(05)
- [7]建立基于0.13μm工艺线的抗辐照标准单元库的技术研究[D]. 张黛梦. 电子科技大学, 2020(08)
- [8]基于UPF的低功耗设计与研究[D]. 周旭. 西安电子科技大学, 2020(05)
- [9]基于ARM Cortex-M0核的MCU设计及应用[D]. 谭盾. 电子科技大学, 2020(07)
- [10]基于通用DMAC IP的功耗分析及优化[D]. 王凯龙. 西安电子科技大学, 2019(02)
标签：集成电路设计论文; 超大规模集成电路论文; 芯片设计论文; eda论文; 设计流程论文;