一、FPGA的边界扫描测试方法研究（论文文献综述）
张玮琦[1]（2021）在《一种通信装备Built-In Test技术研究与实现》文中进行了进一步梳理信息技术与半导体工艺的日益发展,在提高装备性能的同时也使其自身复杂性不断增加。为保证装备维修性、可靠性、可用性以及战备完好性等指标,故障诊断测试也历经了由简单到先进、由外部到机内的发展阶段,可测性设计也成为装备设计初期需注重的关键环节。基于上述背景,本文对一种通信装备的机内测试技术进行研究与实现,设计了一种面向通信装备故障诊断测试的BIT（Built-In Test）硬件平台。主要研究内容如下:1.根据GJB2547A-2012中对机内测试的规范要求,以及对通信装备的各模块电路及功能进行分析,建立起通信装备的机内测试系统的基本模型。针对不同模块电气特性以及待测信号的参数区别,对机内测试系统的测试点进行选取,并选择相应的测试参数以及测试方法。2.基于IEEE 1149.5中的模块测试及维护总线（Module Testing and Maintenance bus,MTM bus）,对BIT测试系统架构进行设计,实现主系统与分级测试系统单元之间的广播通信、主系统与上位机的通信以及故障显示等功能。3.针对测试模型中所得的无源测试点的测试需求,设计了射频BIT和中频BIT电路。考虑到BIT的约束条件,对单量程宽频带的无源测试结构进行设计,并验证其可行性。4.针对测试模型中所得的有源测试点需求,基于IEEE 1149.1协议标准,设计了数字BIT分系统,实现了对数字芯片的边界扫描测试功能。最后使用标准信号源模拟通信装备中待测测试点处信号,通过上位机软件下发测试命令,对设计的测试平台性能指标进行模拟测试验证。
杜鹏[2]（2021）在《针对Xilinx FPGA内部资源的通用自动化测试平台的研究》文中进行了进一步梳理随着集成电路设计与半导体工艺水平的迅速发展,FPGA结构复杂度和集成度日益增大,针对FPGA的测试问题日趋尖锐,成为了除成本、功耗与性能以外,限制FPGA继续向前发展的又一重要因素。目前流行的测试方法虽有着固有的优点,但也存在着明显的缺点,如基于ATE（自动测试设备）的测试方法设备昂贵且配置费时费力,基于BIST（内建自测试）的测试需多次配置且通用性不强,基于边界扫描的测试方法效率低且受芯片引脚限制。基于上述原因,研究出一种能对主流FPGA测试方式的缺点进行改进或互补的测试方法显得格外重要。本论文的研究目的便是在实验室现有技术基础上开发出针对Xilinx 7系列FPGA内部资源的通用性自动化测试平台,能对测试成本、测试效率、故障定位和实现难度有很好的兼顾性,从而在一定程度上对FPGA测试技术的发展起到促进作用。本论文的主要研究内容如下:（1）通过对Xilinx公司7系列FPGA相关文档的深入学习,系统研究了FPGA测试平台的理论基础,包括边界扫描技术电路结构和控制方法,以及位流回读技术的工作原理、数据形式和工作流程等。（2）为更好地完成测试平台的设计,系统学习了解了Xilinx 7系列FPGA的内部结构与资源形式,且在深入学习7系列FPGA相关技术文档后,独立设计完成了基于Artix-7中XC7A100T FPGA硬件测试板并通过了检测,从而为测试平台提供正确的硬件基础。（3）在大量理论基础的支撑下,设计并完成了基于边界扫描和位流回读技术的FPGA测试平台,并将测试平台应用在FPGA硬件测试板上进行了相关测试,实验结果显示FPGA测试平台可通过边界扫描的方式从IO管脚获得正确测试响应,还能通过位流回读的方式获得FPGA内部寄存器的状态并完成了回读数据的解析,且最后通过了解析结果与故障诊断列表的比对。测试结果证明了FPGA测试平台可用于进行FPGA内部资源的测试与故障精确定位。
刘建文[3]（2020）在《基于FPGA的主板状态监测装置设计与实现》文中指出随着集成电路（Integrated Circuit,IC）工艺规模的越来越小和芯片集成规模越来越庞大,集成电路的设计技术得到了迅速的发展。随着集成电路技术向深亚微米甚至纳米级的发展,以及多核处理器体系结构的不断完善,处理器内部的数字逻辑和集成IP核的数量越来越多,这不仅对处理器的设计提出了更高的要求,但也给处理器测试带来了巨大的挑战。为测试而设计（DFT）作为一种解决这些测试问题的设计方法,受到业界的强烈关注。目的是在芯片正常功能不受到影响的前提下,在芯片设计过程中将芯片的测试问题一并考虑,通过在标准功能以外增加额外的测试电路来提高芯片的可测性,从而降低测试成本。本文针对项目组开发的处理器芯片设计了一款状态监控装置,并验证了其对处理器的辅助调试功能。为达到芯片的测试目标并提高其可测性,使用Xilinx Zynq-7000 FPGA设计了一块硬件调试开发板,并实现了通过JTAG接口监测处理器测试过程中运行状态及获取相关寄存器的值等功能。本文中所开发的板卡有很强的实用性,可以大大提高解决处理器缺陷的效率和准确性。最后,对上述状态监控装置的设计进行了处理器调试模式、数据转储、片上系统调试等功能的验证,确定各调试组件的设计满足需求,为处理器芯片的调试工作提供了有力支持,并对后续要支持的功能开发进行了展望。
吴鸿伟[4]（2020）在《基于IEEE1149.4混合边界扫描链路设计及测试验证》文中研究说明传统探针测试方法已不再适用于当前集成化程度越来越高的电路,于是边界扫描测试技术应运而生。该技术的原理是在被测电路内部插入边界扫描模块,从而达到内测试的目的,实现了测试设计一体化理念。而IEEE1149.4标准所适用对象为混合电路,该标准原理也是在芯片内部插入相应的数字与模拟边界扫描测试模块,在功能上使得这些模块达到虚拟探针的效果,从而达到内测试的目的,而混合电路与边界扫描模块一同构成的完整链路则被称作混合边界扫描链路。本课题旨在设计出混合边界扫描链路,并对其进行测试验证,本课题完成的工作有:（1）对IEEE1149.4标准进行剖析研究,在分析研究的基础上提出每部分模块的设计关键点,同时对本课题所涉及到的测试方法进行剖析。在完成上面分析后,提出扫描链路的整体设计方案。同时为了保证整个测试系统的完整性以及自动化测试的要求,提出测试系统软件部分设计方案。（2）在整体设计方案提出后,则开始对混合扫描链路进行具体设计,这部分设计主要分成了两部分,数字部分与模拟部分。同时考虑到后续需要对所设计的扫描链路进行完备性测试、互联测试、扩展互联测试以及内核功能测试,从而来验证扫描链路是否支持IEEE1149.4标准,在具体设计过程中将可测试性设计这一概念考虑进去,设计相关模块便于后续测试验证过程的开展。（3）在完成混合边界扫描链路设计后,就开始了对测试系统中软件单元的具体设计。其中软件部分功能主要实现了被测件信息提取、测试数据自动生成、发送测试数据、测试结果的分析及故障显示。（4）最后搭建好完整的测试系统,对所设计的扫描链路进行相关测试,并对测试结果进行分析,验证本课题所设计的扫描链路。本课题在对IEEE1149.4标准进行分析的基础上完成了混合边界扫描链路的设计,同时对所设计的扫描链路进行了相关的测试验证,对混合边界扫描测试技术的研究具有良好意义,同时也对混合边界扫描测试技术的研究提供了平台。
田肖[5]（2020）在《一种通信设备机内测试系统的硬件电路设计》文中进行了进一步梳理随着信息技术和半导体工艺的发展与进步,装备中集成电路的占比越来越高。为了保证装备的可靠性及安全性,可测性设计成为电路设计中必须考虑的一个步骤。通信系统作为直接决定装备能否正常工作的核心模块,因此设计针对通信设备的机内测试系统十分必要。机内测试的目的是将故障定位到外场或内场可更换单元,进而快速的完成对故障单元的更换,保障装备的作战能力。本文基于以上背景,从机内测试的角度研究了通信设备的内部构成,设计了一种应用于通信设备故障诊断的机内测试系统的硬件平台。所设计的机内测试系统融合了数字电路的边界扫描测试方式与传统模拟信号参数测量方式,主要研究内容如下:1.通过分析机内测试的特点以及通信设备的测试需求,并将GJB2547A-2012《装备测试性工作通用要求》纳入设计指导,给出了通信设备机内测试系统的架构并完成了硬件平台总体方案的设计。2.基于Xilinx全可编程SOC芯片,完成了BIT（Built-in Test）系统的串行总线协议和BIT主系统中PL（Programmable Logic）的逻辑电路设计,实现了主系统与各测试分系统单元的通信、主系统与上位机的通信以及故障显示等功能。3.针对测试需求中的无源测试点,设计了模拟BITE（Built-in Test Equipment）、中频BITE和射频BITE电路。首先使用8通道ADC对低频和直流信号进行循环监测。然后基于带通采样和正交解调理论,在FPGA中完成了中频调制信号的数字下变频和抽取滤波。最后依据等精度测频原理和TRMS功率测量方法,设计了分频和检波电路,实现了射频信号功率和频率的测量。4.基于IEEE1149.1协议标准,设计了有源测试点的数字BITE测试分系统。覆盖的可测指令包括IDCODE、SAMPLE/PRELOAD、EXTEST、HIGHZ等。同时设计了可模拟故障的待测电路和扫描链路,完成了对数字模块的边界扫描测试控制器的测试功能验证。论文最后使用标准信号源模拟通信设备中的测试点信号,同时通过上位机软件下发测试命令,对所设计的机内测试系统硬件平台进行了全性能指标测试。测试结果表明硬件平台能够稳定工作且各BITE分系统的测试结果均达到指标要求,本文的设计达到预期的目标。
冯博博[6]（2019）在《基于FPGA的单粒子翻转效应探测系统研究》文中研究说明现场可编程门阵列（FPGA）以其设计周期短、可重复编程、低成本、操作灵活等优点,而广泛应用于当前众多空间电子系统中。然而,随着集成电路进入纳米尺度,由空间辐射而导致FPGA发生单粒子翻转效应（SEU）的风险愈加严重,进而影响FPGA内部存储单元存储信息的有效性,引起电子系统故障。因此,开展FPGA中SEU效应的探测研究具有重要的实际价值。本论文基于FPGA开发板研究并实现了一款SEU探测系统,可用于FPGA电路中触发器单元SEU效应的探测和评估。该探测系统由测试向量生成模块、测试结果分析模块、同步控制模块以及测试结果上传模块四个部分组成。其中,测试向量生成模块可为插入扫描链的待测FPGA电路提供测试向量;测试结果分析模块接收来自待测FPGA单元的响应,并在FPGA探测系统内部进行逻辑判断,判断测试响应是否与期望响应相同,从而判断待测FPGA是否发生了SEU效应,并统计出错的触发器数目;同步控制模块用于实现FPGA探测系统、待测FPGA电路以及SEU故障注入设备三者之间的协议握手。测试结果上传模块统用于计发生SEU的触发器数目,并通过串口RS232将出错的触发器个数上传至上位机。通过上述四个模块的联合作用,从而实现待测FPGA电路中SEU效应的探测。利用本论文所研制的SEU探测系统,重点开展了重离子辐照实验后基于FPGA的ISCAS’89基准电路中SEU效应的探测和评估,实验结果表明,所研制探测系统可准确探测待测电路中触发器单元是否发生SEU效应,且可统计发生SEU的触发器数目,完全适用于目标FPGA电路中SEU效应的实际探测需求。
穆东旭[7]（2019）在《基于可测试性技术的机载电路板故障诊断研究》文中提出当前,国内外对机载电路板的检测往往只能通过功能检测、接触式检测、红外热成像检测等方式进行,这些检测方式都是从设备功能方向出发,操作过程复杂,测试速度慢,难以实现故障准确定位。可测试性技术中的边界扫描测试是一种专门用来解决复杂电路测试的方法,该方法是从设备设计原理出发对电路板进行检测。基于边界扫描技术的测试平台,操作方便,测试速度快,可实现芯片管脚级故障定位。首先对常规测试向量生成算法进行分析,针对互连网络无限制短路故障模型的不足,在电路板网络短路可能性理论基础上,建立有限制短路故障模型,并结合最小权点覆盖法,提出了基于有限制短路故障模型的最小权点覆盖算法,该方法生成的测试向量与常规方法相比,具备良好的紧凑性与完备性。其次,对IEEE1149.4标准研究后构建了基于边界扫描技术的测试平台总体设计方案,然后详细对测试控制箱中通信与扫描控制模块以及测试平台软件进行设计。在设计过程中,主机接口采用USB通信方式,边界扫描控制器用FPGA实现,为提高处理器利用率,在测试数据输入输出模块引入FIFO缓存器。在测试平台软件中设计了测试文件自动加载、系统自检、测试算法及扫描链路选择等功能,可实现测试信息的自动生成、执行、测试响应分析及故障诊断。最后,自行设计了DEMO实验板并设置多个跳线与故障开关,来满足不同网络数目及故障类型测试。利用DEMO板对测试平台进行综合验证,成功检测出事先注入的多种互连故障,能准确判断故障类型,定位故障位置。实验结果表明,基于边界扫描技术的测试平台能够快速,准确判断故障类型,定位故障位置,可实现对电路板的“秒”级测试及“管脚”级故障定位,具有良好的测试速度与定位精度,达到了预期效果。
昌磊[8]（2019）在《复杂数字电路板的边界扫描测试系统设计与实现》文中进行了进一步梳理随着集成电路的制造工艺越来越发达,传统的探针式故障检测方法已经完全不能满足这类电路板的故障检测要求,边界扫描测试技术就是为了解决VLSI等大型复杂电子器件而提出的,但是传统的边界扫描测试技术也随着集成电路的发展而显得不足,本文分析了目前边界扫描测试技术的应用,再结合复杂数字电路板的特点,分析得出目前边界扫描测试技术在复杂数字电路板的应用中有扫描链路太长,测试效率低,测试覆盖率低等缺点和不足,因此为了更好地满足现阶段和以后复杂数字电路板的故障检测要求,本文根据这些缺点和不足,本文以复杂数字电路板边界扫描测试技术为研究课题,提出了一种适用于复杂数字电路板的边界扫描测试技术,主要研究内容有:1、提出了一种新的扫描链路设计方法。本文针对目前设计上存在的缺点提出了“分治法”的扫描链设计方法,该方法通过将复杂数字电路板上的芯片进行分类分区处理,得到主扫描链和次级功能扫描链,在主扫描链的扫描测试中得到次级功能扫描链的扫描区域,然后再对次级功能扫描链进行扫描测试,最终将故障定位,得到整个复杂数字电路板上存在的故障信息。2、设计并实现边界扫描控制器。本文对目前边界扫描控制器的设计方法进行了分析和比较,发现目前设计方法中,存在数据传输速度收到接口的限制,方法编程量大,系统复杂等缺点,本文在总结了这些缺点之后,使用FPGA加SN74ACT8990总线控制芯片来设计边界扫描控制器,该控制器结合了FPGA的数据处理能力,同时由于使用了现有的总线控制芯片,使系统设计简单,极易产生JTAG总线信号来进行边界扫描测试。3、设计并实现边界扫描软件界面。在完成边界扫描测试系统的硬件部分之后,本文针对文中所设计的扫描系统测试方法,设计了边界扫描上位机控制软件,软件中包括的功能有:测试向量的自动测试、测试故障的信息显示、测试电路的选择和电路板故障器件的信息显示等。本文还通过上位机软件界面对边界扫描测试系统进行了功能验证,证明文中所设计的边界扫描控制器和扫描链的可行性。
孙丽平,孟凡波,张允强,丁晓玲[9]（2015）在《含复杂可编程逻辑器件电路板的自动测试技术研究》文中研究指明复杂可编程逻辑器件作为电路的核心器件,其故障往往会导致整个电路功能失效。论文详述了国内外含复杂可编程逻辑器件的研究现状,并在分析现有主要采用的测试方法优缺点的基础上,对发展方向和思路进行了分析探索。
吴珂[10]（2015）在《基于位流回读的FPGA测试系统的优化方法研究》文中指出随着当前半导体工艺的迅速发展,FPGA的复杂度和集成度也变得越来越高。随之而来的测试成本和测试时间的大幅增加也让FPGA可测性问题日渐凸显。所以在当前集成度日益提高的发展趋势下如何保证FPGA的可靠性显得至关重要。而当前主流的FPGA测试方法有:传统的硬件测试方法,基于ATE的测试方法,基于BIST的测试方法以及基于边界扫描的测试方法等。这些测试方法既有各自不同的优点,但也有明显的缺陷。如传统的硬件测试方法流程复杂并且耗时长,基于ATE的方法虽然速度快但成本高,而基于BIST的方法需要花费大量人力进行测试电路设计。基于边界扫描的方法也存在IO数目有限,测试速度较慢的缺点。所以找到一种成本低廉,具有较快测试速度的同时又切实可行的FPGA测试方法迫在眉睫。本论文从进一步推动FPGA测试技术的成熟出发,以实验室现有的基于位流回读和边界扫描的FPGA测试系统为基础,对测试系统面向的测试对象,测试系统的测试速度和测试系统自身可靠性和稳定性以及测试系统的易用性进行优化研究,推动该系统的进一步发展和成熟。并且通过将该测试系统移植到ARM嵌入式平台中,拓宽了该系统的应用领域,增强了该系统的灵活性和多样性。本论文的主要内容如下:（1）在大量查阅Xilinx公司相关技术文档的基础上,结合现有FPGA测试系统,实现针对Virtex系列型号为XCV600,XCV1000和VirtexⅡ系列型号为XC2V1000和XC2V3000这四款FPGA的位流回读和解析以及故障定位和诊断,并完成流程自动化。（2）在对部分位流回读技术进行深入研究的基础上实现针对CLB部分和BRAM部分的位流部分回读。并将该技术在测试系统中实现,以提高目前的测试速度。（3）在对现有FPGA测试系统反复研究的基础上对系统的架构和流程方面进行速度和可靠性的优化,希望进一步推动该测试系统的成熟。（4）在现有FPGA测试系统的基础上完成GUI图形化界面的实现,集成多种操作并具有不同工作模式,以达到提高系统易用性和测试效率的目的。（5）在针对PC版本的FPGA测试系统的基础上,通过搭建硬件平台和开发相应程序,完成基于Zedbord开发板的嵌入式测试系统。
二、FPGA的边界扫描测试方法研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、FPGA的边界扫描测试方法研究（论文提纲范文）
（1）一种通信装备Built-In Test技术研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.2.1 机内测试技术研究现状 |
| 1.2.2 边界扫描测试技术研究现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 通信装备的测试性模型 |
| 2.1 测试性分配概述 |
| 2.1.1 测试性分配的目的与内容 |
| 2.1.2 测试性分配的原则 |
| 2.2 基于故障检测与隔离要求的测试性分配方法 |
| 2.2.1 等值分配法 |
| 2.2.2 按故障率分配法 |
| 2.2.3 综合加权分配法 |
| 2.3 非线性综合加权分配法 |
| 2.3.1 综合影响系数的非线性模型 |
| 2.3.2 指标分配值的非线性模型 |
| 2.4 通信装备的测试性模型 |
| 2.4.1 通信装备系统结构 |
| 2.4.2 通信装备的测试性分配 |
| 2.4.3 一种通信装备的BIT技术指标 |
| 2.5 本章小结 |
| 第三章 机内测试系统硬件平台设计 |
| 3.1 机内测试系统总体架构设计 |
| 3.1.1 通信装备BIT结构设计 |
| 3.1.2 通信装备BIT硬件平台设计方案 |
| 3.2 通信装备BIT主系统设计方案 |
| 3.2.1 通信装备BIT主系统的功能结构 |
| 3.2.2 通信装备BIT主系统数据传输方案 |
| 3.2.3 通信装备BIT主系统逻辑结构设计 |
| 3.3 模拟BIT模块设计 |
| 3.3.1 模拟BIT硬件电路设计 |
| 3.3.2 模拟BIT中FPGA逻辑电路设计 |
| 3.3.3 模拟BIT资源消耗分析 |
| 3.4 射频BIT模块设计 |
| 3.4.1 射频BIT硬件电路设计 |
| 3.4.2 射频BIT中 FPGA逻辑电路设计 |
| 3.4.3 射频BIT资源消耗分析 |
| 3.5 中频BIT模块设计 |
| 3.5.1 中频BIT硬件电路设计 |
| 3.5.2 中频BIT中FPGA逻辑电路设计 |
| 3.5.3 中频BIT资源消耗分析 |
| 3.6 本章小结 |
| 第四章 基于IEEE1149.1的数字BIT设计 |
| 4.1 边界扫描测试的基本原理 |
| 4.1.1 JTAG接口和TAP状态控制器 |
| 4.1.2 指令寄存器和测试指令集 |
| 4.1.3 数据寄存器和边界扫描单元 |
| 4.2 数字BIT硬件电路设计 |
| 4.3 数字BIT中FPGA逻辑电路设计 |
| 4.3.1 数字BIT命令帧结构 |
| 4.3.2 TMS信号的生成逻辑 |
| 4.3.3 TDI输出逻辑与TDO接收逻辑 |
| 4.4 数字BIT资源消耗分析 |
| 4.5 本章小结 |
| 第五章 测试与验证 |
| 5.1 测试与验证环境介绍 |
| 5.2 各分系统BIT测试功能验证 |
| 5.2.1 射频BIT测试 |
| 5.2.2 中频BIT测试 |
| 5.2.3 数字BIT测试 |
| 5.2.4 模拟BIT测试 |
| 5.3 各分系统BIT功耗测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
（2）针对Xilinx FPGA内部资源的通用自动化测试平台的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景和研究意义 |
| 1.2 国内外FPGA测试平台研究现状 |
| 1.2.1 传统的硬件测试方法 |
| 1.2.2 基于ATE的测试方法 |
| 1.2.3 基于BIST的测试方法 |
| 1.2.4 基于边界扫描的测试方法 |
| 1.3 本课题的研究目的和主要研究内容 |
| 1.3.1 研究目的 |
| 1.3.2 主要研究内容 |
| 1.4 本论文章节安排 |
| 第二章 基于边界扫描和位流回读的FPGA测试方法的理论研究 |
| 2.1 边界扫描的相关技术原理 |
| 2.1.1 边界扫描技术电路结构 |
| 2.1.2 测试访问端口(TAP)介绍 |
| 2.1.3 TAP控制器介绍 |
| 2.1.4 IR指令寄存器介绍 |
| 2.1.5 DR数据寄存器介绍 |
| 2.2 位流回读的相关技术原理 |
| 2.2.1 位流回读的理论介绍 |
| 2.2.2 位流回读的数据形式 |
| 2.2.3 位流回读的过程分析 |
| 2.3 本章小结 |
| 第三章 Xilinx7 系列FPGA的基本结构及硬件测试板的设计 |
| 3.1 Xilinx7 系列FPGA的基本结构 |
| 3.1.1 输入/输出模块(Select IO)介绍 |
| 3.1.2 可编程互联资源(Interconnect Resources,IR)介绍 |
| 3.1.3 可配置逻辑功能块(Configurable Logic Block,CLB) |
| 3.1.4 块随机存储器(BRAM)介绍 |
| 3.2 FPGA硬件测试板的设计 |
| 3.2.1 硬件测试板电路原理图的设计 |
| 3.2.2 硬件测试板PCB的设计 |
| 3.3 本章小结 |
| 第四章 针对XILINX FPGA内部资源的测试平台的工作原理 |
| 4.1 FPGA测试平台简介 |
| 4.2 FPGA测试平台的通信实现 |
| 4.2.1 USB-JTAG电缆介绍 |
| 4.2.2 USB-JTAG电缆的控制 |
| 4.2.3 通过USB-JTAG电缆实现与TAP的交互 |
| 4.3 FPGA测试平台激励施加的实现 |
| 4.4 FPGA测试平台的数据回读与数据解析实现 |
| 4.4.1 测试平台的数据回读实现 |
| 4.4.2 测试平台的数据解析实现 |
| 4.5 FPGA测试平台的故障诊断与定位实现 |
| 4.6 本章小结 |
| 第五章 FPGA测试平台的调试与在XILINX芯片上的应用测试 |
| 5.1 针对XILINX7 系列芯片的测试平台调试 |
| 5.1.1 BYPASS指令旁路控制 |
| 5.1.2 IDCODE指令获取ID |
| 5.1.3 IOB管脚控制 |
| 5.2 利用FPGA测试平台对XC7A100T芯片测试 |
| 5.2.1 针对FPGA的配置 |
| 5.2.2 测试向量施加 |
| 5.2.3 回读数据分析 |
| 5.3 FPGA测试平台的优缺点分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
（3）基于FPGA的主板状态监测装置设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 本课题的研究进展 |
| 1.2.1 国外研究进展 |
| 1.2.2 国内研究现状 |
| 1.3 本课题主要研究内容及结构安排 |
| 第2章 状态监控装置需求分析与关键技术 |
| 2.1 需求分析 |
| 2.2 使用的主要技术及芯片介绍 |
| 2.2.1 JTAG规范 |
| 2.2.2 Xilinx Zynq-7000系列片上系统 |
| 2.2.3 OpenOCD (Open On-Chip Debugger) |
| 2.3 使用的开发工具介绍 |
| 2.3.1 Xilinx Vivado开发套件 |
| 2.3.2 嵌入式Linux开发套件PetaLinux |
| 2.4 小结 |
| 第3章 状态监控装置方案设计与实现 |
| 3.1 状态监控装置的整体方案设计 |
| 3.1.1 基础开发环境搭建 |
| 3.1.2 状态监控装置总体设计 |
| 3.2 状态监控装置整体方案实现 |
| 3.2.1 使用Vivado进行FPGA功能实现 |
| 3.2.2 使用PetaLinux生成启动文件 |
| 3.2.3 Xilinx Zynq-7000硬件平台实现 |
| 3.3 小结 |
| 第4章 状态监控装置性能与功能验证 |
| 4.1 测试环境介绍 |
| 4.2 电气性能验证 |
| 4.2.1 时钟信号测试 |
| 4.2.2 上电时序测试 |
| 4.2.3 功耗测试 |
| 4.3 应用功能验证 |
| 4.3.1 处理器调试模式和系统管理网络功能验证 |
| 4.3.2 Scan Dump功能验证 |
| 4.3.3 Memory Dump功能验证 |
| 4.3.4 DBGU＿SOC功能验证 |
| 4.3.5 DBGU＿CCX功能验证 |
| 4.4 实际状态监控案例介绍 |
| 4.5 小结 |
| 第5章 结论与展望 |
| 5.1 全文总结 |
| 5.2 下一步工作展望 |
| 参考文献 |
| 致谢 |
| 作者简历 |
（4）基于IEEE1149.4混合边界扫描链路设计及测试验证（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展趋势与现状 |
| 1.3 课题的研究目标与主要工作 |
| 1.3.1 研究目标 |
| 1.3.2 主要工作 |
| 1.4 本论文的结构安排 |
| 第二章 IEEE1149.4标准剖析及整体设计方案 |
| 2.1 混合边界扫描标准基本原理及基本结构 |
| 2.1.1 混合边界扫描测试技术基本原理 |
| 2.1.2 混合边界扫描测试基本结构 |
| 2.2 测试系统总体方案设计 |
| 2.3 混合边界扫描链路总体设计方案 |
| 2.3.1 TAP控制器 |
| 2.3.2 DBM模块 |
| 2.3.3 ABM模块 |
| 2.3.4 TBIC总线接口电路 |
| 2.4 软件设计方案 |
| 2.5 混合边界扫描测试指令及测试方法 |
| 2.5.1 指令寄存器 |
| 2.5.2 测试指令 |
| 2.5.3 混合边界扫描测试方法 |
| 2.6 本章总结 |
| 第三章 混合边界扫描链路具体设计 |
| 3.1 混合边界扫描链路的设计要求 |
| 3.2 扫描链路数字部分设计 |
| 3.2.1 数字被测件及TAP测试端口具体设计 |
| 3.2.2 TAP控制器具体设计 |
| 3.2.3 指令寄存器具体设计 |
| 3.2.4 DBM模块及逻辑单元设计 |
| 3.2.5 测试控制器具体设计 |
| 3.3 扫描链路模拟部分实现 |
| 3.3.1 模拟被测件及ATAP端口设计 |
| 3.3.2 开关矩阵实现 |
| 3.3.3 AD\DA模块设计 |
| 3.4 扫描链路可测试性设计 |
| 3.5 串口接口设计 |
| 3.6 本章总结 |
| 第四章 软件设计 |
| 4.1 软件功能设计 |
| 4.2 测试向量自动生成 |
| 4.2.1 信息分析提取 |
| 4.2.2 互联测试算法 |
| 4.3 软件运行界面 |
| 4.4 本章总结 |
| 第五章 混合边界扫描链路测试验证 |
| 5.1 测试准备 |
| 5.2 完备性测试 |
| 5.2.1 完备性测试方法 |
| 5.2.2 完备性测试结果 |
| 5.3 互连测试 |
| 5.3.1 互连测试方法 |
| 5.3.2 简单互联性测试结果 |
| 5.4 扩展互连测试 |
| 5.4.1 扩展互连测试方法 |
| 5.4.2 扩展互连测试结果 |
| 5.5 功能测试 |
| 5.5.1 功能测试方法 |
| 5.5.2 功能测试结果 |
| 5.6 混合边界扫描链路特性分析 |
| 5.7 本章小结 |
| 第六章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（5）一种通信设备机内测试系统的硬件电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 机内测试技术的发展现状 |
| 1.2.2 边界扫描测试技术的发展现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 机内测试系统硬件总体方案设计 |
| 2.1 机内测试系统的设计流程 |
| 2.2 通信设备结构和机内测试需求分析 |
| 2.2.1 通信设备的电路结构 |
| 2.2.2 通信设备的机内测试需求分析 |
| 2.3 机内测试系统硬件平台整体设计方案 |
| 2.3.1 机内测试系统参数和工作模式 |
| 2.3.2 机内测试系统的结构设计 |
| 2.3.3 机内测试系统硬件平台设计方案 |
| 2.4 BIT主系统的设计方案 |
| 2.4.1 BIT主系统的功能模块结构 |
| 2.4.2 主控制器方案与器件选型 |
| 2.4.3 BIT主系统的数据传输方案 |
| 2.4.4 BIT主系统的逻辑电路设计 |
| 2.5 本章小结 |
| 第三章 模拟信号的机内测试设计与实现 |
| 3.1 模拟BITE测试模块设计 |
| 3.1.1 模拟BITE硬件电路设计 |
| 3.1.2 FPGA的逻辑电路设计 |
| 3.2 中频BITE测试模块设计 |
| 3.2.1 正交调制解调理论研究 |
| 3.2.2 中频BITE电路设计方案 |
| 3.2.3 数字下变频和抽取滤波 |
| 3.3 射频BITE测试模块设计 |
| 3.3.1 功率和频率测量方法研究 |
| 3.3.2 射频BITE硬件电路设计 |
| 3.3.3 FPGA的逻辑电路设计 |
| 3.4 本章小结 |
| 第四章 数字电路的边界扫描测试设计与实现 |
| 4.1 边界扫描测试技术的基本原理 |
| 4.2 JTAG端口的电路结构 |
| 4.2.1 TAP和 TAP控制器 |
| 4.2.2 指令寄存器与测试指令集 |
| 4.2.3 数据寄存器和边界扫描单元 |
| 4.2.4 JTAG端口的BSDL描述 |
| 4.3 数字电路测试整体设计方案 |
| 4.3.1 数字BITE测试模块电路 |
| 4.3.2 测试链路及网表输出 |
| 4.4 数字BITE模块逻辑设计 |
| 4.4.1 数字测试命令结构设计 |
| 4.4.2 BST控制器的TMS信号生成 |
| 4.4.3 TDI信号生成和TDO信号存储 |
| 4.5 本章小结 |
| 第五章 测试与验证 |
| 5.1 测试与验证实验环境介绍 |
| 5.2 BIT系统串行总线逻辑验证 |
| 5.2.1 BIT主系统逻辑验证 |
| 5.2.2 BIT分系统数据收发逻辑验证 |
| 5.3 BITE模块逻辑验证与指标测试 |
| 5.3.1 模拟BITE测试与验证 |
| 5.3.2 数字BITE测试与验证 |
| 5.3.3 中频BITE测试与验证 |
| 5.3.4 射频BITE测试与验证 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）基于FPGA的单粒子翻转效应探测系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 研究现状 |
| 1.2.1 单粒子翻转效应的研究现状 |
| 1.2.2 故障注入方法的研究现状 |
| 1.3 研究内容与章节安排 |
| 1.3.1 研究内容 |
| 1.3.2 章节安排 |
| 第二章 单粒子翻转效应及其探测系统的基本理论 |
| 2.1 单粒子翻转效应介绍 |
| 2.1.1 单粒子翻转效应产生机理 |
| 2.1.2 单粒子翻转效应对时序电路的影响 |
| 2.2 可测性设计技术 |
| 2.2.1 基于扫描的设计 |
| 2.2.2 内建自测试 |
| 2.2.3 边界扫描测试 |
| 2.3 故障注入技术 |
| 2.3.1 基于模拟的故障注入方法 |
| 2.3.2 基于硬件的故障注入方法 |
| 2.3.3 基于软件的故障注入方法 |
| 2.4 FPGA的单粒子翻转探测方法 |
| 2.4.1 单粒子翻转效应对FPGA的影响 |
| 2.4.2 单粒子翻转静态测试 |
| 2.4.3 单粒子翻转动态测试 |
| 2.5 本章小结 |
| 第三章 待测集成电路扫描链设计 |
| 3.1 基于ASIC的扫描链设计 |
| 3.1.1 ASIC扫描链设计流程 |
| 3.1.2 自动测试向量生成 |
| 3.1.3 测试向量仿真验证 |
| 3.2 基于FPGA的扫描链设计 |
| 3.2.1 FPGA扫描链设计流程 |
| 3.2.2 FPGA扫描链电路功能验证 |
| 3.3 本章小结 |
| 第四章 基于FPGA的单粒子翻转效应探测系统研究与实现 |
| 4.1 基于FPGA的单粒子翻转效应探测系统顶层模块设计 |
| 4.2 测试向量生成模块 |
| 4.2.1 测试向量生成模块信号描述 |
| 4.2.2 测试向量生成模块设计方案 |
| 4.3 测试结果分析模块 |
| 4.3.1 测试结果分析模块信号描述 |
| 4.3.2 测试结果分析模块设计方案 |
| 4.4 同步控制模块 |
| 4.4.1 同步控制模块信号描述 |
| 4.4.2 同步控制模块设计方案 |
| 4.5 测试结果上传模块 |
| 4.5.1 测试结果上传模块信号描述 |
| 4.5.2 测试结果上传模块设计方案 |
| 4.6 本章小结 |
| 第五章 单粒子翻转效应故障注入实验及结果分析 |
| 5.1 单粒子翻转效应实验系统的搭建 |
| 5.1.1 基于FPGA的 ISCAS’89 待测电路扫描链设计 |
| 5.1.2 单粒子翻转效应故障注入实验设置 |
| 5.1.3 单粒子翻转实验系统设计 |
| 5.2 实验结果及分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）基于可测试性技术的机载电路板故障诊断研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 机载电路板常见故障诊断方法 |
| 1.3 可测试性技术国内外研究现状 |
| 1.4 本文的主要工作及论文结构 |
| 1.4.1 本文的主要工作 |
| 1.4.2 论文结构 |
| 第二章 边界扫描基本理论与算法分析 |
| 2.1 边界扫描技术的基本原理及相关模型 |
| 2.1.1 边界扫描基本概念及原理 |
| 2.1.2 边界扫描测试原理数学模型 |
| 2.1.3 电路板互连故障模型 |
| 2.2 常规扫描测试向量生成算法 |
| 2.2.1 基本概念 |
| 2.2.2 等权值抗误判算法 |
| 2.2.3 极小权值-极大相异性算法 |
| 2.3 最小权点覆盖的测试向量生成算法 |
| 2.3.1 有限制短路故障网络模型的建立 |
| 2.3.2 最小权值点覆盖集合构建 |
| 2.3.3 测试向量生成 |
| 2.3.4 算法性能分析 |
| 2.4 本章小结 |
| 第三章 基于边界扫描技术的测试平台总体设计 |
| 3.1 测试平台的设计需求与总体结构 |
| 3.1.1 功能需求 |
| 3.1.2 性能需求 |
| 3.1.3 测试平台总体结构 |
| 3.1.4 测试平台工作流程 |
| 3.2 测试控制箱总体设计 |
| 3.2.1 边界扫描控制器总体设计 |
| 3.2.2 USB接口控制器总体设计 |
| 3.2.3 模拟电路测试模块总体设计 |
| 3.3 测试平台软件总体设计 |
| 3.4 本章小结 |
| 第四章 通信与扫描控制模块设计 |
| 4.1 边界扫描控制器模块化设计 |
| 4.1.1 读写通信模块设计 |
| 4.1.2 TCK模块设计 |
| 4.1.3 TDO模块设计 |
| 4.1.4 TDI模块设计 |
| 4.1.5 TMS模块设计 |
| 4.2 USB接口控制器固件程序设计 |
| 4.3 外围电路设计 |
| 4.3.1 电压转换电路 |
| 4.3.2 串行I2C总线电路 |
| 4.3.3 FPGA配置电路 |
| 4.4 本章小结 |
| 第五章 测试平台软件设计与综合验证 |
| 5.1 测试平台软件模块化设计 |
| 5.1.1 文件分析与测试生成模块设计 |
| 5.1.2 测试执行模块设计 |
| 5.1.3 响应分析与故障诊断模块设计 |
| 5.2 测试平台软件和通信与扫描控制模块综合验证 |
| 5.2.1 实验环境 |
| 5.2.2 实验电路板介绍 |
| 5.2.3 扫描链完整性测试验证 |
| 5.2.4 互连测试验证 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文所做的主要工作 |
| 6.2 下一步工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 作者简介 |
（8）复杂数字电路板的边界扫描测试系统设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.3 本文研究的主要内容与组织结构 |
| 第二章 边界扫描测试系统总体设计方案 |
| 2.1 边界扫描测试技术原理和基本结构 |
| 2.1.1 边界扫描技术原理 |
| 2.1.2 边界扫描测试基本结构 |
| 2.1.2.1 TAP控制器(TAP CONTROL) |
| 2.1.2.2 数据寄存器 |
| 2.1.2.3 指令寄存器 |
| 2.2 系统总体设计方案 |
| 2.3 系统硬件部分设计 |
| 2.3.1 边界扫描控制器设计分析 |
| 2.3.2 扫描链设计分析 |
| 2.4 系统上位机软件设计 |
| 2.5 本章小结 |
| 第三章 数字电路扫描测试链路设计与实现 |
| 3.1 传统的扫描链路设计方法 |
| 3.2 簇测试方法 |
| 3.3 “分治法”测试链路设计方法 |
| 3.4 “分治法”扫描链中部分硬件设计 |
| 3.4.1 功能模块和BS芯片互连设计 |
| 3.4.2 功能模块内部扫描链和接口设计 |
| 3.5 “分治法”扫描链测试过程 |
| 3.6 部分电路原理图 |
| 3.7 本章小结 |
| 第四章 边界扫描控制器设计与实现 |
| 4.1 边界扫描控制器总体设计 |
| 4.2 FPGA主控器设计 |
| 4.2.1 PLL时钟产生模块设计 |
| 4.2.2 数据存储模块设计 |
| 4.2.2.1 存储FIFO设计 |
| 4.2.2.2 存储ROM设计 |
| 4.2.3 串口接口设计 |
| 4.3 JTAG信号产生模块设计 |
| 4.3.1 总线芯片SN74ACT8990 介绍 |
| 4.3.2 TBC总线控制器读写操作 |
| 4.4 边界扫描控制器硬件实现及仿真实验 |
| 4.5 本章小结 |
| 第五章 上位机软件实现与测试验证 |
| 5.1 上位机软件功能描述 |
| 5.2 软件界面设计 |
| 5.3 边界扫描系统测试验证及结果 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（10）基于位流回读的FPGA测试系统的优化方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景和研究意义 |
| 1.2 目前FPGA测试技术的发展趋势和国内外研究现状 |
| 1.2.1 传统的硬件测试方法 |
| 1.2.2 基于ATE的测试方法 |
| 1.2.3 基于BIST的测试方法 |
| 1.2.4 基于边界扫描的测试方法 |
| 1.3 本课题的研究目的和主要研究内容 |
| 1.3.1 研究目的 |
| 1.3.2 主要研究内容 |
| 1.3.3 论文结构 |
| 第二章 Virtex和VirtexⅡ系列FPGA的结构及特性概述 |
| 2.1 Virtex和VirtexⅡ系列FPGA的基本结构和工作原理 |
| 2.1.1 可编程逻辑功能模块（CLB）的简介 |
| 2.1.2 输入/输出功能模块（IOB）的简介 |
| 2.1.3 块随机存储器（BRAM）的简介 |
| 2.1.4 可编程互联资源（Interconnect Resources）的简介 |
| 2.1.5 Capture模块的简介 |
| 2.2 Virtex和VirtexⅡ系列FPGA的配置流程 |
| 2.3 本章小结 |
| 第三章 基于边界扫描和位流回读的FPGA测试系统 |
| 3.1 边界扫描技术原理介绍 |
| 3.1.1 边界扫描电路结构 |
| 3.1.2 IR指令寄存器 |
| 3.1.3 TAP控制器 |
| 3.1.4 旁路寄存器和标志寄存器 |
| 3.1.5 边界扫描单元 |
| 3.2 基于边界扫描和位流回读的FPGA测试系统的架构及测试流程 |
| 3.2.1 ChipScope简介 |
| 3.2.2 FPGA测试系统的架构及测试流程 |
| 3.3 基于边界扫描和位流回读的FPGA测试系统的工作原理 |
| 3.3.1 主程序模块 |
| 3.3.2 底层驱动模块 |
| 3.3.3 位流回读模块 |
| 3.3.4 位流解析模块 |
| 3.3.5 故障诊断和定位模块 |
| 3.4 本章小结 |
| 第四章 基于边界扫描和位流回读的FPGA测试系统的扩展和优化 |
| 4.1 针对现有FPGA测试系统适用型号的扩展 |
| 4.1.1 Virtex系列位流回读以及自动化程序实现 |
| 4.1.2 VirtexⅡ系列位流回读以及自动化程序实现 |
| 4.2 针对现有FPGA测试系统部分回读功能的实现 |
| 4.2.1 部分回读简介 |
| 4.2.2 部分回读在现有FPGA测试系统中的实现 |
| 4.3 针对现有FPGA测试系统测试流程及可靠性的优化 |
| 4.3.1 现有测试系统测试流程的优化 |
| 4.3.2 现有测试系统可靠性的提高 |
| 4.4 针对现有FPGA测试系统的图形化界面实现 |
| 4.5 优化前后的FPGA测试系统的测试实验 |
| 4.5.1 测试正确性验证实验 |
| 4.5.2 测试速度对比实验 |
| 4.5.3 测试可靠性对比实验 |
| 4.6 本章小结 |
| 第五章 基于边界扫描的FPGA嵌入式测试系统的实现 |
| 5.1 MicroBlazze软核处理器和ARM硬核处理器的介绍和比较 |
| 5.2 基于ARM的嵌入式系统硬件平台的搭建 |
| 5.2.1 ZedBoard开发板简介 |
| 5.2.2 Vivado设计套件简介 |
| 5.2.3 嵌入式测试系统数据接.的实现 |
| 5.2.4 基于Vivado的嵌入式测试系统硬件环境搭建 |
| 5.3 基于嵌入式系统的FPGA测试系统的开发 |
| 5.3.1 GPIO控制驱动的实现 |
| 5.3.2 边界扫描控制程序的实现 |
| 5.3.3 边界扫描控制程序的调试 |
| 5.3.4 基于边界扫描的测试系统的实现 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
四、FPGA的边界扫描测试方法研究（论文参考文献）
- [1]一种通信装备Built-In Test技术研究与实现[D]. 张玮琦. 电子科技大学, 2021(01)
- [2]针对Xilinx FPGA内部资源的通用自动化测试平台的研究[D]. 杜鹏. 电子科技大学, 2021(01)
- [3]基于FPGA的主板状态监测装置设计与实现[D]. 刘建文. 中国科学院大学(中国科学院大学人工智能学院), 2020(04)
- [4]基于IEEE1149.4混合边界扫描链路设计及测试验证[D]. 吴鸿伟. 电子科技大学, 2020(01)
- [5]一种通信设备机内测试系统的硬件电路设计[D]. 田肖. 电子科技大学, 2020(07)
- [6]基于FPGA的单粒子翻转效应探测系统研究[D]. 冯博博. 西安电子科技大学, 2019(02)
- [7]基于可测试性技术的机载电路板故障诊断研究[D]. 穆东旭. 中国民航大学, 2019(02)
- [8]复杂数字电路板的边界扫描测试系统设计与实现[D]. 昌磊. 电子科技大学, 2019(01)
- [9]含复杂可编程逻辑器件电路板的自动测试技术研究[J]. 孙丽平,孟凡波,张允强,丁晓玲. 舰船电子工程, 2015(07)
- [10]基于位流回读的FPGA测试系统的优化方法研究[D]. 吴珂. 电子科技大学, 2015(03)